Сделать стартовой

Всё для администраторов

Объявление

Информация о пользователе

Привет, Гость! Войдите или зарегистрируйтесь.


Вы здесь » Всё для администраторов » Hardware » Intel: интерфейс для многоядерных процессоров будущего>>


Intel: интерфейс для многоядерных процессоров будущего>>

Сообщений 1 страница 30 из 228

1

Мы уже знаем, что в процессорах семейства Intel Nehalem место традиционной шины FSB займет так называемый последовательный интерфейс point-to-point interconnect. С появлением двухкристальных CPU стало ясно, что очень важную роль в быстродействии таких многоядерных процессоров играет интерфейс сопряжения чипов и морально устаревшая шина FSB не сможет удовлетворить все потребности "многоядерников". На недавно прошедшем в Японии симпозиуме VLSI компания Intel рассказала о своих исследованиях и планах развития многоядерных процессоров и раскрыла некоторые новые подробности строения CPU следующих поколений (очевидно, к Nehalem эти нововведения не относятся).

По сообщению EE Times, в процессорах будущего будет применяться новый способ сопряжения кристаллов (chip-to-chip interconnect), сочетающий очень низкое потребление мощности и огромные скорости передачи данных – вплоть до 15 Гбит/с. Другой источник, TG Daily, уточняет, что на скорости до 5 Гбит/с удельное потребление мощности составляет 2,7 мВт на Гбит/с , на скорости 10 Гбит/с - до 3,6 мВт, при 15 Гбит/с – до 5 мВт.

Новый интерфейс объединяет целый комплекс прогрессивных разработок. Его архитектура предусматривает механизм динамического масштабирования тактовой частоты и уровней напряжения чипа-передатчика (transmitter) и чипа-приемника (receiver). Для ускорения операций обмена данными Intel применила мощный трансивер ввода/вывода. Теоретически благодаря использованию новых методик можно создавать интерфейсы с пропускной способностью, втрое превышающей современные показатели. При этом потребление мощности в среднем сокращается на 75% (например, перспективаня шина PCI Express 2.0 по энергоэффективности в семь раз проигрывает новой разработке).

Среди прочих важных нововведений стоит отметить блок-планировщик (scheduling unit), призванный аппаратно улучшить управление потоками в многоядерных процессорах. Отмечается, что такой блок удвоил производительность виртуальной модели 64-ядерного CPU.

Пока ничего неизвестно о сроках внедрения новых разработок в коммерческие продукты. Будем с нетерпением ждать очередных откровений представителей Intel.

0

2

3

4

сайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайт
сайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайт
сайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайт
сайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайт
сайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайт
сайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайт
сайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайт
сайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайт
сайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайт
сайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайтсайт
tuchkasсайтсайт

0

5

audiobookkeeper

0

6

cottagenet

0

7

eyesvision

0

8

eyesvisions

0

9

factoringfee

0

10

filmzones

0

11

gadwall

0

12

gaffertape

0

13

gageboard

0

14

gagrule

0

15

gallduct

0

16

galvanometric

0

17

gangforeman

0

18

gangwayplatform

0

19

garbagechute

0

20

gardeningleave

0

21

gascautery

0

22

gashbucket

0

23

gasreturn

0

24

gatedsweep

0

25

gaugemodel

0

26

gaussianfilter

0

27

gearpitchdiameter

0

28

geartreating

0

29

generalizedanalysis

0

30

generalprovisions

0


Вы здесь » Всё для администраторов » Hardware » Intel: интерфейс для многоядерных процессоров будущего>>